Pipelining instruksi

Keuntungan Pipelining:

1. Waktu siklus prosesor berkurang; meningkatkan throughput instruksi. Pipelining tidak mengurangi waktu yang diperlukan untuk menyelesaikan instruksi; sebaliknya, pipelining meningkatkan jumlah instruksi yang dapat diproses secara bersamaan ("sekaligus") dan mengurangi penundaan di antara instruksi yang diselesaikan (disebut 'throughput').
   Semakin banyak tahapan pipeline yang dimiliki prosesor, semakin banyak instruksi yang dapat diproses "sekaligus" dan semakin sedikit penundaan di antara instruksi yang diselesaikan. Setiap mikroprosesor tujuan umum yang diproduksi saat ini menggunakan setidaknya 2 tahap pipeline hingga 30 atau 40 tahap.
2. Jika pipelining digunakan, unit logika Aritmatika CPU dapat dirancang lebih cepat, tetapi akan lebih kompleks.
3. Pipelining secara teori meningkatkan kinerja dibandingkan inti yang tidak dipipelined dengan faktor jumlah tahapan (dengan asumsi frekuensi clock juga meningkat dengan faktor yang sama) dan kode ini ideal untuk eksekusi pipeline.
4. CPU Pipelined umumnya bekerja pada frekuensi clock yang lebih tinggi daripada frekuensi clock RAM, (pada teknologi 2008, RAM bekerja pada frekuensi rendah dibandingkan dengan frekuensi CPU) meningkatkan kinerja komputer secara keseluruhan.

Kerugian dari Pipelining:

Pipelining memiliki banyak kelemahan meskipun ada banyak teknik yang digunakan oleh CPU dan desainer kompiler untuk mengatasi sebagian besar dari mereka; berikut ini adalah daftar kelemahan umum:

1. Desain prosesor non-pipelined lebih sederhana dan lebih murah untuk diproduksi, prosesor non-pipelined hanya mengeksekusi satu instruksi pada satu waktu. Hal ini mencegah penundaan cabang (dalam Pipelining, setiap cabang tertunda) serta masalah ketika instruksi serial dieksekusi secara bersamaan.
2. Dalam prosesor pipelined, penyisipan flip flop antar modul meningkatkan latensi instruksi dibandingkan dengan prosesor non-pipelining.
3. Prosesor non-pipelined akan memiliki throughput instruksi yang ditentukan. Performa prosesor pipelined jauh lebih sulit diprediksi dan dapat sangat bervariasi untuk program yang berbeda.
4. Banyak desain yang menyertakan pipeline sepanjang 7, 10, 20, 31, dan bahkan lebih banyak tahap; kerugian dari pipeline yang panjang adalah ketika program bercabang, seluruh pipeline harus dibilas (dibersihkan). Throughput pipeline yang lebih tinggi menjadi kurang ketika kode yang dieksekusi mengandung banyak cabang: prosesor tidak dapat mengetahui sebelumnya di mana harus membaca instruksi berikutnya, dan harus menunggu instruksi cabang selesai, membiarkan pipeline di belakangnya kosong. Kerugian ini dapat dikurangi dengan memprediksi apakah instruksi cabang bersyarat akan bercabang berdasarkan aktivitas sebelumnya. Setelah cabang diselesaikan, instruksi berikutnya harus melakukan perjalanan jauh melalui pipeline sebelum hasilnya tersedia dan prosesor melanjutkan "bekerja" lagi. Dalam kasus ekstrim seperti itu, kinerja prosesor pipelined bisa lebih buruk daripada prosesor non-pipelined.
5. Sayangnya, tidak semua instruksi bersifat independen. Dalam pipeline sederhana, menyelesaikan sebuah instruksi mungkin memerlukan 5 tahap. Untuk beroperasi pada kinerja penuh, pipeline ini perlu menjalankan 4 instruksi independen berikutnya saat instruksi pertama selesai. Salah satu dari 4 instruksi tersebut mungkin bergantung pada output dari instruksi pertama, menyebabkan logika kontrol pipeline menunggu dan memasukkan stall atau siklus clock yang terbuang ke dalam pipeline sampai ketergantungan diselesaikan. Untungnya, teknik seperti forwarding dapat secara signifikan mengurangi kasus-kasus di mana mengulur-ulur waktu diperlukan.
6. Program yang memodifikasi sendiri mungkin gagal dieksekusi dengan benar pada arsitektur pipelined ketika instruksi yang dimodifikasi berada di dekat instruksi yang sedang dieksekusi. Hal ini bisa disebabkan oleh instruksi yang mungkin sudah berada di Prefetch Input Queue, sehingga modifikasi mungkin tidak berlaku untuk eksekusi instruksi yang akan datang. Tembolok instruksi membuat masalah menjadi lebih buruk lagi.
7. Bahaya: Ketika seorang programmer (atau compiler) menulis kode assembly, mereka umumnya berasumsi bahwa setiap instruksi dieksekusi sebelum instruksi berikutnya dieksekusi. Ketika asumsi ini tidak divalidasi oleh pipelining, hal itu menyebabkan program berperilaku tidak benar, situasi ini dikenal sebagai hazard.
   Berbagai teknik untuk menyelesaikan hazard atau mengatasi seperti penerusan dan penundaan (dengan memasukkan stall atau siklus clock yang terbuang) ada.

Saluran pipa generik

Di sebelah kanan adalah pipa generik dengan empat tahap:

1. Ambil
2. Decode
3. Jalankan
4. Tulis-kembali

Kotak abu-abu bagian atas adalah daftar instruksi yang menunggu untuk dieksekusi; kotak abu-abu bagian bawah adalah daftar instruksi yang telah selesai; dan kotak putih tengah adalah pipeline.

Pelaksanaannya adalah sebagai berikut:

Gelembung

Ketika terjadi "hiccup" (interupsi) dalam eksekusi, sebuah "gelembung" tercipta dalam pipeline di mana tidak ada hal berguna yang terjadi. Pada siklus 2, pengambilan instruksi ungu ditunda dan tahap decoding pada siklus 3 sekarang berisi gelembung. Segala sesuatu di belakang instruksi ungu juga tertunda tetapi segala sesuatu di depan instruksi ungu berlanjut dengan eksekusi.

Jelas, jika dibandingkan dengan eksekusi di atas, gelembung menghasilkan total waktu eksekusi 8 clock ticks, bukan 7 clock ticks.

Bubbles seperti stall (penundaan), di mana tidak ada hal yang berguna yang akan terjadi untuk fetch, decode, execute dan writeback. Ini seperti kode NOP (kependekan dari No OPeration).

Contoh 1

Instruksi tipikal untuk menambahkan dua angka mungkin ADD A, B, C, yang menambahkan nilai yang ditemukan di lokasi memori A dan B, dan kemudian menempatkan hasilnya di lokasi memori C. Dalam prosesor pipelined, pengontrol pipeline akan memecahnya menjadi serangkaian tugas yang mirip dengan:

Lokasi 'R1' dan 'R2' adalah register dalam CPU. Nilai-nilai yang tersimpan dalam lokasi memori berlabel 'A' dan 'B' dimuat (disalin) ke dalam register-register ini, kemudian ditambahkan, dan hasilnya disimpan dalam lokasi memori berlabel 'C'.

Dalam contoh ini, pipeline terdiri dari tiga tahap, yaitu long-load, execute, dan store. Masing-masing langkah disebut tahapan pipeline.

Pada prosesor non-pipelined, hanya satu tahap yang dapat bekerja pada satu waktu sehingga seluruh instruksi harus selesai sebelum instruksi berikutnya dapat dimulai. Pada prosesor pipelined, semua tahapan dapat bekerja sekaligus pada instruksi yang berbeda. Jadi, ketika instruksi ini berada pada tahap execute, instruksi kedua akan berada pada tahap decode dan instruksi ketiga akan berada pada tahap fetch.

Contoh 2

Untuk lebih memahami konsep ini, kita bisa melihat pipeline 3-tahap teoretis:

dan daftar perakitan pseudo-code yang akan dieksekusi:

Beginilah cara pelaksanaannya:

Instruksi LOAD diambil dari memori.

Instruksi LOAD dieksekusi, sementara instruksi MOVE diambil dari memori.

Instruksi LOAD sedang dalam tahap Store, dimana hasilnya (angka 40) akan disimpan dalam register A. Sementara itu, instruksi MOVE sedang dieksekusi. Karena instruksi ini harus memindahkan isi A ke dalam B, maka harus menunggu berakhirnya instruksi LOAD.

Instruksi STORE dimuat, sementara instruksi MOVE sedang menyelesaikan dan ADD sedang menghitung.

Dan seterusnya. Perhatikan bahwa, kadang-kadang, sebuah instruksi akan bergantung pada hasil dari instruksi yang lain (seperti contoh MOVE kita). Ketika lebih dari satu instruksi mereferensikan lokasi tertentu untuk sebuah operan, baik membacanya (sebagai input) atau menulisnya (sebagai output), mengeksekusi instruksi-instruksi tersebut dalam urutan yang berbeda dari urutan program aslinya dapat menyebabkan situasi bahaya (yang disebutkan di atas).

• Saluran pipa (komputasi)
• Komputasi paralel
• Paralelisme tingkat instruksi